تجاوز إلى المحتوى الرئيسي
العربية (ar)
Azərbaycanca (az)
English (en)
Français (fr)
Lietuvių (lt)
Polski (pl)
Türkçe (tr)
Русский (ru)
Українська (uk)
ქართული (ka)
العربية (ar)
Log In
Проєктування інтегральних схем мовою Verilog
المقررات الدراسية
НАВЧАЛЬНО-ВИХОВНІ ПІДРОЗДІЛИ
Базова структура (м.Київ)
ІНСТИТУТ КОМП'ЮТЕРНИХ ТЕХНОЛОГІЙ
НАПРЯМОК КІБЕРБЕЗПЕКА
FPGA Verilog
خيارات التسجيل
خيارات التسجيل
Проєктування інтегральних схем мовою Verilog
1-й семестр
:
لا
2-й семестр
:
لا
لا يمكن للضيوف الوصول إلى هذا المقرر الدراسي. يرجى تسجيل الدخول.
استمر